最近在做项目的时候信道编码需要用到LDPC编码和Polar编码，需要参考5G NR标准中相关处理流程，因此本篇博客对5G NR标准进行一些概述，并重点对信道编码部分进行总结，最后本篇博客会在MATLAB中仿真两种信道编码的性能，并采用Xilinx提供的LDPC Encoder/Decoder和Polar Encoder/Decoder IP核来实现这两种信道编码

在前面的一些博客主要是对数字电路的一些基本知识的总结以及FPGA的八股学习，通信接口与协议其实也是在工程中常用的部分，因此从这篇博客开始对AXI接口协议进行学习，这篇博客是系列的第一部分，主要对AXI进行介绍，并总结AXI4-Stream协议的特点，最终用几个具体的例子完成AXI4-Stream协议的Verilog代码设计

这篇博客主要对在FPGA或数字IC面试时可能会碰到的手撕代码题进行总结，包括一些基础的数字电路、状态机设计、时钟分频、复位方式、串并转换、RAM实现、计数器、仲裁器等内容

在FPGA的开发基本流程中设计约束必不可少，设计约束涉及FPGA开发流程中的约束输入、分析实现结果、设计优化等环节，设计约束定义了设计工程在编译过程中为了实现最终的板级功能所需达到的设计要求，设计约束主要分为时序约束和物理约束：

在IC设计的各种笔试和面试中，总会考查和跨时钟域（Clock Domain Crossing，CDC）传输以及异步FIFO相关的知识，而实际上我们在FPGA设计中也常常遇到和多个时钟域相关的问题，在这篇博客中我们对跨时钟域传输的知识进行总结，包括单bit信号和多bit信号的跨时钟域传输，以及和FIFO相关的内容

在本篇博客中我们将常用的Verilog系统任务与函数的用法进行总结，并给出一些实用的matlab或Python脚本，这些脚本可以帮助我们在仿真或上板中更好地分析数据

在这篇博客中Verilog中的时间系统函数以及`timescale的用法和一些注意事项进行总结参考如下：Verilog的时间系统任务----$time、$stime、$realtime你真的会用`timescale吗？verilog中的timescale用法Verilog中`timescale设置与覆盖问题仿真中的timescale问题：仿真单位与仿真精度【Vivado常见问题】自带仿真工具如何查看...

马上要开始秋招了，由于想应聘一些FPGA开发的岗位，因此从这篇博客开始对一些八股以及简历上的内容进行总结，这篇博客对有限状态机的内容进行总结，参考资料如下：

在【深度学习个人笔记】从实际深度学习项目来学习深度学习1——pix2pixHD开源项目学习中对pix2pixHD项目的README.md文件，并将对于pix2pixHD项目的学习分为两个部分：训练部分和测试部分，因此在这一篇博客中主要分析训练部分

 在研究深度学习时只了解一些常用的知识，比如卷积层、激活函数等，是无法完成一个和深度学习相关的项目的，这是因为一个深度学习项目中还包含对数据的预处理、不同的模型怎么搭建、如何调用GPU训练、很多不同的loss function怎么搭建、训练时的超参数(比如batch size和learning rate)、如何保存训练的结果、如何调...

一般说的卷积形式的过程我想不用再赘述，可以用下面这张图来很清晰地表示整个过程：可见卷积就是通过一个卷积核(kernel)在输入的特征图(input feature map)上进行滑动，同时在每一个位置，卷积核和对应位置的乘积求和得到当前位置的输出，卷积操作的输出称为输出特征图(output feature map)

从本篇文章开始，就来记录一下ZYNQ的学习，本篇博客主要介绍ZYNQ是什么以及在vivado中创建一个ZYNQ工程的过程，其中的知识大部分来自于正点原子的ZYNQ教程，感兴趣的可以去看一下他们家的参考资料

树莓派是我们在做一些小项目的时候常会用到的，因为教程丰富同时社区也比较完善，对初学者比较友好，不过在用树莓派来做项目之前，往往还需要一些准备工作，比如系统的烧录，ssh功能的设置等等，本篇博客就对这个需要的流程进行总结

本篇博客是【深度学习个人笔记】Pytorch基本知识博客的扩展，采用里面介绍的Pytorch中的常用模块来搭建经典的VGG网络，使用的是Pytorch的官方代码，通过官方代码来体会如何用Pytorch搭建神经网络，并且学习如何保存神经网络的参数，并在GPU上进行训练部分参考资料如下：【Pytorch学习】-- 使用pytorch自带模型 -- VGG16P...

本篇博客将记录Pytorch的基本知识，包括Pytorch的环境配置、Pytorch的结构，Pytorch的基本操作等，本文中使用的Pytorch版本为1.12.0